CEDT - CXL 早期發現表

CXL 早期發現表由 BIOS 生成，用於描述 BIOS 在啟動時配置的 CXL 記憶體區域。

CHBS

CXL 主橋結構描述了 CXL 主橋。除了描述裝置暫存器資訊外，它還報告此主橋的特定主橋 UID。這些主橋 ID 將在其他表中引用。

示例

         Subtable Type : 00 [CXL Host Bridge Structure]
              Reserved : 00
                Length : 0020
Associated host bridge : 00000007    <- Host bridge _UID
 Specification version : 00000001
              Reserved : 00000000
         Register base : 0000010370400000
       Register length : 0000000000010000

CFMWS

CXL 固定記憶體視窗結構描述了與一個或多個 CXL 主橋（由 CHBS 描述）關聯的記憶體區域。 它還描述了 BIOS 可能已程式設計的任何主橋間交錯配置。

示例

           Subtable Type : 01 [CXL Fixed Memory Window Structure]
                Reserved : 00
                  Length : 002C
                Reserved : 00000000
     Window base address : 000000C050000000   <- Memory Region
             Window size : 0000003CA0000000
Interleave Members (2^n) : 01                 <- Interleave configuration
   Interleave Arithmetic : 00
                Reserved : 0000
             Granularity : 00000000
            Restrictions : 0006
                   QtgId : 0001
            First Target : 00000007           <- Host Bridge _UID
             Next Target : 00000006           <- Host Bridge _UID

限制欄位指示此 SPA 範圍可用於什麼（記憶體型別、易失性與永續性等）。 可以設定一個或多個位。

Bit[0]: CXL Type 2 Memory
Bit[1]: CXL Type 3 Memory
Bit[2]: Volatile Memory
Bit[3]: Persistent Memory
Bit[4]: Fixed Config (HPA cannot be re-used)

橋內主橋交錯（一個主橋上的多個裝置）未在此結構中報告，僅透過 CXL 裝置解碼器程式設計（主橋和端點解碼器）定義。